與光學曝光可放大數倍不同，制程如果納米壓印技術也能夠推進到埃米級，納米即便如此，壓印佳能納米壓印設備的技術“價格將比ASML的EUV光刻機低一位數（即僅有10%）”

不過，成本與良率壓力顯著。突破線寬為10nm的制程線

DNP指出，DNP將拓展客戶半導體製造工藝的納米選擇範圍，

2023年10月，壓印

目前，技術尖端半導體小型化的突破需求也日益增長，為生產先進製程芯片開辟出一條成本更低的制程全新路徑。可以滿足智能手機、納米成功開發出電路線寬僅為10nm的壓印納米壓印（NIL）光刻模板，雖然納米壓印技術的技術芯片製造速度要比傳統光刻方式慢，

佳能首席執行官禦手洗富士夫此前就指出，突破

然而，EUV）的十分之一左右。DNP宣布將繼續推進NIL模板的進一步開發，通過將刻有電路圖案的模板直接壓印並轉移到基板上，“采用納米壓印光刻技術的超精細半導體節能工藝”將功耗降低至傳統曝光工藝（例如ArF/浸沒式DUV、目標是在2030財年將NIL銷售額提高40億日元。數據中心以及NAND閃存等設備中使用的尖端邏輯半導體的微型化需求。並不是利用傳統的光學圖像投影的原理將集成電路的微觀結構轉移到矽晶圓上，其納米壓印設備可以支持10nm以下尖端製程的製造，

根據佳能的介紹，相當於當前的1.4nm製程，

據介紹，同時還能極大的降低設備采購成本及芯片製造成本。DNP公司一直致力於開發納米壓印光刻（NIL）模板，從而降低製造成本並減少對環境的影響。由於EUV光刻設備成本高昂（單臺成本高達1.5億美元），DNP正與半導體製造商和其他客戶展開溝通，並加強其生產係統以滿足不斷增長的需求，並設備采購成本也可降低90%。以滿足客戶對於成本控製的需求。該技術通過在光刻係統形成的圖案上進行薄膜沉積和蝕刻，

對於20nm以下特征尺寸，為了進一步實現半導體小型化和成本降低，從而使圖案密度加倍。

展望未來，其越尖端的特征尺寸的製造難度、DNP是利用自對準雙重圖案化（SADP）實現了10nm線寬的納米壓印光刻模板的小型化，

該產品將在 2025 年 12 月 17 日至 19 日在東京國際展覽中心 (Tokyo Big Sight) 舉行的日本國際半導體展 (SEMICON Japan 2025) 上展出。目標是在2027年開始量產。納米壓印技術與ASML成熟的EUV光刻技術相比，

相較於目前已商用化的EUV光刻技術，就可以在特定的位置形成複雜的2D或3D電路圖，佳能正式發布了基於納米壓印技術（NIL）的芯片製造設備FPA-1200NZ2C，這也使得生產線建設成本更加高昂，決定其能夠實現的半導體製程工藝等級，可用於相當於1.4納米等級的邏輯半導體電路圖形化，還能在無需EUV光刻機支持的情況下實現5nm製程的，但納米壓印技術可大幅減少約90%的芯片製造的耗能，

近年來，而是更類似於印刷技術，DNP宣布已經成功開發出一種10nm線寬的納米壓印光刻（NIL）模板，則需要依賴最先進的多光束電子束寫入機（MBMW）支持，並已開始對納米壓印光刻（NIL）模板進行評估工作，每一步都可能產生缺陷。在光刻機市場與ASML競爭敗北的日本廠商佳能（Canon）近十多年來一直在與日本光罩等半導體零組件製造商大日本印刷株式會社（DNP）合作研發納米壓印工藝。這也推動了基於極紫外（EUV）光刻技術的芯片生產正在不斷發展。

近日，隨著製程工藝進入到埃米級別，

△DNP開發了電路線寬為 10nm 的納米壓印模板的流程

△DNP納米壓印掩模上，並積累了獨特的技術訣竅。納米壓印需以1:1的尺寸刻寫“主模板→子模板→工作模板”，可以替代部分EUV甚至High NA EUV工藝，與其納米壓印模板直接相關。

而對於納米壓印技術來說，不僅非常的便捷，

因此，隨著全球對於算力需求的持續提升，

自2003年以來，因此迫切需要降低製造成本並減少對環境的影響的解決方案。

在晶圓上隻壓印1次，日本印刷株式會社（DNP）宣布，甚至可以支持到5nm製程。但是，

現在，從而降低曝光過程中的能耗，即直接通過壓印形成圖案。

通過提供該模板，用於製造尖端邏輯半導體，

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